关键字出租车计费器，Verilog HDL 引言 Verilog HDL是一种硬件描述语言（HDLHardware Discription Language），是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。
随着出租车行业的发展，对出租车计费器的要求也越来越高，用户不仅要求计费器性能稳定计费准确，而且要求在乘坐出租车时，显示起步价、行车里程二部分，由自动计费器自动记录。安装在与汽车轮相连接的传感器在汽车行进时向自动计费器发送脉冲信号，在一定的公里数内，按起步价计费；
超过这一里程后，自动计费器按里程计费；
超过一定费用后，则则增加里程费用；
如果停车等候，则不收费。
设计原理 本文设计了一个出租车计费器的模型，其接口信号如图一 所示。
图一 出租车计费器模型方框图 车的状态由传感器传回来当作控制信号，用控制信号来控制计算里程和车费模块，然后分别将里程和车费送到译码模块译码，输出的数据一起送到动态扫描模块，由片选信号控制哪部分译码模块输出的数据用数码管显示。
当车启动后，计算里程和车费模块就开始计数，起步价为6.50元，并在车行3Km后按2.00元/Km计费，当计费器达到或超过20元时，每公里回收50的车费，车停止和暂停时不计费；
然后将里程和车费送到译码模块译码和动态显示模块动态显示，最后显示在七段数码管上，动态显示的时间间隔为５秒钟。
设计内容 一）源程序 1．计算里程和车费模块taxicount 本模块主要是计算里程和车费。按行驶里程计费，起步价为6.50元，并在车行3Km后按2.00元/Km计费，当计费器达到或超过20元时，每公里回收50的车费，车停止和暂停时不计费。在本模块中，一个脉冲代表是里程要加100米。计算里程和车费的模块的功能结构框图如图1-1所示。
图1-1 计算里程和车费模块的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下 module taxicountstop,start,clk,pause,chefei,lucheng; stop,start,clk,pause; output reg[190] chefei,lucheng; reg[30] qijia,danjia; reg[120]ygl; regyglflag; always posedge clk begin ifstop 0 begin danjia0; qijia0; ygl0; lucheng0; end else ifstart 0 begin chefei650; lucheng0; end else ifstart yglygl100; end ifygl3000 begin ifchefei2000 begin ifyglflag chefeichefei300; end end end endmodule 该模块定义输入输出端口如下 ■ clk全局时钟信号，这里为1Hz的时钟。
■ stop当stop0时，车停止；
stop1时，车没停止。
■ start 当start 0时，车起动，但没有走；
start 1时，车开动了。
■ pause 当pause 0时，车暂停；
pause 1时，车不暂停。
■ chefei 表示车费。
■ lucheng表示里程。
在Altera公司的软件工具Quartus ⅡWindows XP环境下中编译和波形仿真后得到的波形如图1-2所示 图1-2 计算里程和车费模块的仿真波形 2．七段显示译码器模块ymq8421 本模块主要是将4位二进制数转换为十六进制表示。七段显示译码器模块的功能结构框图如图2-1所示 图2-1 七段显示译码器的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下 module ymq8421a,hex; [30] a; output reg[60] hex; always a begin casea 0 hexb1000000; 1 hexb1111001; 2 hexb0100100; 3 hexb0110000; 4 hexb0011001; 5 hexb0010010; 6 hexb0000010; 7 hexb1111000; 8 hexb0000000; 9 hexb0010000; 10 hexb0001000; 11 hexb0000011; 12 hexb1000110; 13 hexb0100001; 14 hexb0000110; 15 hexb0001110; default hexb1111111; endcase end endmodule 该程序定义输入输出端口如下 ■ a 输入的4位二进制数。
■ hex输出的1位十六进制数。
在Altera公司的软件工具Quartus ⅡWindows XP环境下中编译和波形仿真后得到的波形如图2-2所示 图2-2 七显示译码器的仿真波形 3．动态显示模块display 本模块为动态显示，时间间隔为５秒。动态显示模块的功能结构框图如图3-1所示。
图3-1动态显示模块的功能结构图 根据模块实现的功能设计Verilog HDL源代码如下 module displayclk,dis0,dis1,dis2,dis3,dis4,dis5,dis6,dis7,HEX0,HEX1,HEX2,HEX3; clk; [60]dis0,dis1,dis2,dis3,dis4,dis5,dis6,dis7; output reg[60]HEX0,HEX1,HEX2,HEX3; reg[20]CNT,COUNT; always posedge clk caseCOUNT 0begin ifclk CNTCNT1; ifCNT5 begin HEX0dis0; HEX1dis1; HEX2dis2; HEX3dis3; end else begin CNT0; COUNT5; end end 5 begin ifclk CNTCNT1; ifCNT5 begin HEX0dis4; HEX1dis5; HEX2dis6; HEX3dis7; end else begin CNT0; COUNT0; end end endcase endmodule 该模块定义输入输出端口如下 ■ Clk 全局时钟信号，这里为1Hz的时钟。
■ dis0,dis1,dis2,dis3,dis4,dis5,dis6,dis7译码模块输出的数据。
■ HEX0,HEX1,HEX2,HEX3七段数码管显示的数据。
在Altera公司的软件工具Quartus ⅡWindows XP环境下中编译和波形仿真后得到的波形如图3-2所示 图3-2 动态显示的仿真波形 4．设计出租车计费器电路 Verilog HDL具有行为描述和结构描述功能。行为描述是对设计电路的逻辑功能的描述，并不用关心设计电路使用哪些元件及这些元件之间的连接关系。而结构描述是对设计电路的结构进行描述，即描述设计电路使用的元件及这些元件之间的连接关系。本文用行为描述和结构描述分别实现电路系统。
4.1 用行为描述实现出租车计费器电路系统设计 用行为描述实现出租车计费器电路系统设计的源程序如下 module tcoutstop,start,clk,pause,HEX0,HEX1,HEX2,HEX3; stop,start,clk,pause; output reg[60]HEX0,HEX1,HEX2,HEX3; wire [150] chefei,lucheng; wire [60] dis0,dis1,dis2,dis3,dis4,dis5,dis6,dis7; taxicount U1stop,start,clk,pause,chefei,lucheng; ymq8421 U2chefei[30],dis0; ymq8421 U3chefei[74],dis1; ymq8421 U4chefei[118],dis2; ymq8421 U5chefei[151