简易位数字密码锁控制电路设计实验报告.pdf

目录一前言 2 二课设任务 2 三方案设计原理分析 2 四译码电路设计 8 五报警信号产生器 10 六调试及结果 12 七体会 13 一前言本次课程设计的基本任务是着重提高学生在EDA 知识学习与应用方面的实践技能学生通过电路设计安装调试整理资料等环节初步掌握工程设计方法和组织实践的基本技能逐步熟悉开展科学实践的程序和方法 EDA 技术是电子信息类专业的一门新兴学科是现代电子产品设计的核心其任务是掌握在系统可编程逻辑器件及其应用设计技术为电子产品开发研制打下坚实基础本课程设计对学生有如下要求根据设计任务和指标初步电路通过调查研究设计计算确定电路方案选择元器件在计算机上连好线路独立进行试验并通过调试仿真改进方案分析实验结果写出设计总结报告学会自己分析找出解决问题方法对设计中遇到的问题能独立思考查阅资料寻找答案二课设任务 1 14 位数字密码分成高 7 位 DH6 DH0 和低 7 位 DL6 DL0 用数字逻辑开关预置输出信号out 为 1 表示开锁否则关闭 2 14 位数字密码分时操作先预置高7 位然后再置入低 7 位 3 要求电路工作可靠保密性强开锁出错立即报警 4 利用 MAX plus2 软件进行设计编译并在FPGA 芯片上实现 5 简易 14 位数字密码锁模块的框图如下三方案设计原理分析首先我是一班的三号所以我的密码时0100010 0000011 我所做的设计是先把高七位输入锁存然后在输入低七位最后判断密码是否正确密码正确就开锁密码错误就报警数字密码锁控制电路的组成部分 YMQ 模块 1 IC9A 的设计设计要求 14 位数字密码分时操作先预置高七位0100010 而后置低七位 0000011 首先可以使用寄存器将高七位存起来而后与低七位一起进行译码如果密码正确输出OUT2 为 1 否则为 0 2 数字密码锁控制电路原理图输入密码正确时波形图输入错误密码时波形图数字密码锁控制电路的VHDL 语言编程原理分析当 CLR 为 0 时寄存器与 D 触发器被清零此时在A G 输入高七位密码 0100010 用 CLK 给一个脉冲由于此时输出端Q 为 0 经过一个非门为 1 与 CLK 一起经过一个与门送入寄存器 CLK 端产生上升沿而经过非门的CLR 为 1 送入寄存器中将高七位通过寄存器送入译码器的高七位中然后在 A G 输入低七位密码 0000011 则输出端 Y 为 1 当译码器输出 Y 为 1 的时候输出端 OUT2 即为 1 输出发光管全亮标志密码输入正确后面的两个D 触发器的输入为1 当用 CLK2 送入脉冲时两个 D 触发器的 Q 端输出都为 1 其中一个输出 Q 经过三态门三态门开启则OUT2B 为 1 开锁另一个输出1 经过非门变为0 声报警不能进行 0 与分频后的脉冲信号相与送入光报警光报警不能进行工作当译码器输出 Y 为 0 的时候输出端 OUT2B 为 0 输出发光管不亮标志密码输入错误此时后面的两个 D 触发器的输入为 0 当用 CLK2 送入脉冲时两个D 触发器的 Q 端输出都为 0 其中一个输出 Q 经过三态门三态门不能开启则OUT1 为 0 不能开锁另一个输出 Q 经过非门变为 1 声报警接蜂鸣器蜂鸣器发声 1 与分频后的脉冲信号相与送入光报警光报警的发光二极管产生闪烁报警由于人眼有反应时间所以频率要经过分频成很小的频率才能使人眼可以分辨若频率比较高则人眼只能看到灯一直在亮不能显示灯光在闪所以我们要把频率分成小频率由于试验箱上最小是 4hz 的而我的程序是八分频即分为了 2s 闪一下达到灯光闪烁的效果四译码电路设计译码电路 VHDL 语言设计 LIBRARY IEEE USE YMQ IS PORT D IN STD LOGIC VECTOR 6 DOWNTO 0 CLK IN STD LOGIC CLR IN STD LOGIC OUT1 OUT STD LOGIC END YMQ ARCHITECTURE ART OF YMQ IS SIGNAL S STD LOGIC VECTOR 13 DOWNTO 0 BEGIN S 6 DOWNTO 0 D PROCESS CLK BEGIN IF CLK EVENT AND CLK 1 THEN IF CLR 1 THEN S 13 DOWNTO 7 D END IF END IF END PROCESS OUT1 1 WHEN S 13 DOWNTO 0 0 ELSE 0 END ART 波形图为首先设定CLR 为 1 五报警信号产生器声光控控制电路的分析当密码输入错误时 Y 的输出为 0 无论 CLK2 是否为 1 GBJ 由于分频器输出端的脉冲控制 GBJ 开始闪烁 SBJ为 1 处于高电平控制蜂鸣器发声分频器的 VHDL 语言设计 LIBRARY IEEE USE DIV IS PORT RESET CLK IN STD LOGIC CLK 8 OUT STD LOGIC END DIV ARCHITECTURE ART OF DIV IS SIGNAL COUNT STD LOGIC VECTOR 2 DOWNTO 0 BEGIN PROCESS RESET CLK BEGIN IF RESET 0 THEN COUNT 000 ELSIF CLK EVENT AND CLK 1 THEN COUNT COUNT 1 ELSE NULL END IF 波形图为原理分析本次设计选择八分频设计设计原理为 NRESET 为清零端 CLK 为脉冲信号当 NRESET 清零端为 0 时输出 QA QH 都为 0 不产生信号当NRESET 清零端为 1 时无清零信号 QA QH 分别产生 1 8 分频信号在实际电路下载过程中可根据实际情况接入不同级的分频信号六调试及结果 1 进行管脚锁定选择菜单MAX plus2 Flooplan Editor 打开编辑窗口并且显示出当前项目的选定的器件可以通过选择菜单Lagout Device 来选择器件试图也可以通过选择菜单Lagout LAB view 来选择 LAB 试图还可以通过双击试图区的方法在这两种显示方式间切换再次选择MAX plus2 compiler 单击 start 按钮此时系统产生可以下载配置器件的文件 2 将设计下载到实验箱在连接有实验箱的计算机上调出仿真原理图在 MAX plus2 菜单下选择 Programmer 单击按钮 configure 完成配置在 Hardware Fype 下拉框中选择 Byte Blaster 单击 OK 即可在实验板上进行操作电路的管脚锁定情况如下引脚标志位置管脚引脚标志位置管脚 CLKO CP2 2 D5 LK5 36 CLK1 LK12 50 D6 LK6 37 CLK2 LK11 49 D7 LK7 38 CLR LK10 48 D1 LK1 28 GBJ L12 21 D2 LK2 29 SBJ SP 27 D3 LK3 30 OUT1 L14 23 D4 LK4 35 OUT2 L13 22 七体会这是一次综合性很强的实验从最初的设想到具体功能的实现再到电路的连接直至最后的电路调试每一个环节都让我加深了对实际问题的思考同时也让我动手能力有了很大的提高是我受益匪浅明白了设计一个功能电路的具体要求和步骤同时也对EDA 知识有了更深刻的理解和认识并将其运用到了实际生活中使其为实际生活服务这次最大的收获就是学会了很系统地去解决一个实际问题学会了巧妙运用模块化的思想在整个电路设计与实现中最成功的地方就是有条理地将功能细化分成一个一个小的功能来实现每做好一个小功能实现的电路就将其集成为一块具有此功能的芯片这样在之后的电路连接中就只要将这块芯片接入即可最后就这样一级一级地将电路集成最后生成的密码锁控制电路在这个过程中我更深刻地体会从分立元件到中下规模集成电路再到大规模集成电路的组成过程同时也更加深入地了解了MAX plus2这一软件的更多的功能更重要的是在此过程中我学会了独立思考遇到问题一步一步去研究与解决解决对于电路出现的问题不急于拆线而是一部分一部分地对其应有的功能进行调试对问题进行各个击破总而言之这次实验让我觉得受益匪浅不再觉得学无所用实验所解决的问题与生活紧密相连从而将平时学书本上的理论与实践很好地结合起来最终当做出成品时有很大的成就感遇到的问题及解决方案 1 编译通过后下载到硬件上之后发现程序并没有预期的效果如显示乱序而没有规律等等当加入适当的选通信号或者脉冲后发现问题得到了解决所以必须在实践中不断地修改以得到正确的结论 2 高电平有效还是低电平有效这是一个非常容易忽视的问题有时就知道这个端口要控制信号但不考虑好什么电平有效造成错误使得使能端或者清零端的出现错误控制信号并且到底是脉冲控制还是边沿控制一定要清楚在实验时候可以避免一些不必要的麻烦 3 引脚重复使用也是一个问题有时候输出信号必须输出到一个特定的引脚而输出来自两路信号这时候必须加入一个选择器件选择输出信号输出在实际调试的时候我们必须耐心思考遇到问题针对问题出现的原因认真思考以解决问题从这次设计中我收到了不少的收获设计前有很多不懂的地方但在设计过程中通过同学和老师的帮助我都一一解开了疑团这就是我最大的收获感谢老师的指导和帮助